IBM hat den ersten industrialisierbaren Fertigungsprozess mit gestapelten Transistoren vorgestellt. Diese gestapelten Transistoren werden als CFET (Combined Fet) bezeichnet und als 0,7-nm-Prozess oder 7-Angström-Prozess eingestuft.
Konzern und Fertigung
Der Konzern IBM hat bereits vor Jahren aus dem Fab-Geschäft ausgestiegen und sich auf Quantenprozessoren konzentriert. Dennoch wird die Fertigung weiterhin aktiv geforscht. Der Prozess mit gestapelten Transistoren wird von der Fertigungsabteilung IBM Nanostack (offensichtlich) vorgestellt.
Fertigungsprozess
Der Prozess der gestapelten Transistoren erfordert hohe Präzision, da es sich um die Fertigung von zwei Wafer handelt. Diese werden gestapelt, um die Verbindung der Transistoren zu vereinfachen. Die gestapelten Transistoren werden als CFET (Combined Fet) bezeichnet.
Technische Spezifikationen
IBM nutzt für die Fertigung der gestapelten Transistoren Gaafets (Gate-all-around-Fets). Diese werden als Nanosheets mit einer Dicke von nur 15 Siliziumatomen verwendet. Die gestapelten Transistoren werden als N- und P-Kanal-Transistoren bezeichnet.
Fertigungsanforderungen
Um den Fertigungsprozess erfolgreich durchzuführen, ist es notwendig, dass die Wafer präzise ausgerichtet werden und ihre Oberfläche extrem eben ist. Auch die Leiter der ersten Metalliierungsebene (M0) müssen enger zusammenrücken. IBM hat den Abstand (Pitch) auf 16 nm reduziert, was High-NA-EUV-Lithografie erforderlich macht.
Vorteile und Auswirkungen
Der Prozess mit gestapelten Transistoren hat IBM erwartet, einen um 70 Prozent niedrigeren Energiebedarf und 50 Prozent höhere Schaltgeschwindigkeiten zu erreichen. Die Steigerung der SRAM-Dichte liegt hingegen an der spezifischen Struktur der SRAM-Zellen.
Zukunftsperspektiven
Der Prozess mit gestapelten Transistoren hat IBM als 0,7-nm-Prozess oder 7-Angström-Prozess eingestuft. Perspektivisch soll das Potenzial bis zum Jahr 2040 reichen.